SLVS-EC3 RX IP

for AMD FPGAs

    製品の仕様

    主要スペック

    Item Specification
    SLVS-EC Version 3.1 Compliant
    Lane 1,2,4,6,8
    RAW Bit Depth 8,10,12,14,16
    Line Length 4～65532 (multiples of 4)
    Input Data Width 32, 64
    Coding 8B10B, GCC
    CRC Supported
    ECC Supported
    Baud Rate Up to 12.5 Gbps/lane
    Multi Stream Not Supported
    Output Signals Pixel Data,
    Sync. Signals,
    Packet Header etc
    Devices AMD 7-Series,
    AMD UltraScale,
    AMD UltraScale+

    リソース使用量

     SLVS-EC3 RX IPのリソース量は入力データバス幅、最大レーン数、エラー訂正機能の有無などによって変わります。以下の表は各構成におけるリソース使用量（Kintex UltraScale+、Vivado2025.2）です。 

    入力データバス幅＝32bit/lane （括弧内はECC対応）

    Resource 1Lane 2Lane 4Lane 6Lane 8Lane
    LUT 3077(4919) 4919(6692) 8743(10914) 14429(19871) 18081(23592)
    FF 1602(3654) 2418(4377) 4333(7044) 6781(11137) 8394(12767)
    BRAM 0(4.5) 0(4.5) 0(7.5) 0(13.5) 0(13.5)

     

    入力データバス幅＝64bit/lane（括弧内はECC対応）

    Resource 1Lane 2Lane 4Lane 6lane 8lane
    LUT 4718(7323) 8083(10755) 16983(22081) 28884(40520) 35866(47509)
    FF 2848(5558) 4644(7353) 8908(13270) 14233(22355) 17864(25994)
    BRAM 0(7.5) 0(7.5) 0(13.5) 0(34) 0(34)

    デモンストレーション環境

    ソニーの IMX901 センサーボードと AMD の評価ボード KCU105 、および両者を接続するためのリレーボードを使用したリファレンスデザインを提供しております。この環境では最大4レーンで、RAW10、RAW12 のデモンストレーションを行うことができます。リファレンスデザインはお客様が自由にカスタマイズしてご使用いただけます。その他の環境についても、お客様のご要望に応じてご提案可能です。

    rx3_img

    製品紹介資料

    SLVS-EC3 RX IPのご紹介